基本简介编辑本段回目录
能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。
它有两个输入端，两个输出端。
半加器电路是指对两个输入数据位进行加法，输出一个结果位，不考虑数据的进位，也不产生仅为输出的加法器电路。
是实现两个一位二进制数的加法运算电路。数据输入A被加数、B加数，数据输出F和数（半加和）、进位C0。
A和B是相加的两个数，S是半加和数，C是进位数。
现在我们按上一节组合逻辑电路的设计方法来实现半加器。
由逻辑状态表可写出逻辑式
半加器
试分析图19-1-2所示电路的逻辑功能。我们先不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。
1．写出输出逻辑表达式
该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下
2．列出真值表
半加器的真值表见表19-2。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。
3．给出逻辑说明
半加器是实现两个一位二进制码相加的电路，因此只能用于两个二进制码最低位的相加。因为高位二进制码相加时，有可能出现低位的进位，因此两个加数相加时还要计算低位的进位，需要比半加器多进行一次相加运算。能计算低位进位的两个一位二进制码的相加电路，即为全加器。具体见图19-1-3。
(a)半加运算(b)全加运算
图19-1-3半加和全加的运算规则
半加器和全加器的逻辑符号图见图19-1-4。有两个输入端的是半加器，有三个输入端的是全加器，Σ代表相加。
(a)半加器(b)全加器
图19-1-4半加器和全加器的逻辑符号
异或门
异或门是一种十分有用的逻辑门，它实际上就是半加器的求和电路。前面已经提到异或逻辑关系式为
输出逻辑表达a)异或门逻辑图(b)异或门符号
异或门逻辑图及符号
异或门的逻辑符号见图19-1-5(b)，异或门的真值表十分简单，当A=B时，即A=B=0时，或A=B=1时，Y=0；当A≠B时，即A=0、B=1时，或A=1、B=0时，Y=1。异或门逻辑符号中的=1，表明输入变量中有一个“1”时，输出为“1”。而或门中的特征符号是≥1，表示输入变量中有一个“1”或一个以上“1”时，输出即为“1”。
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