处理方法编辑本段回目录
利用ＦＰＧＡ可实现移位寄存器网络以产生伪随机码信号，并实现逻辑控制和时钟分配等功能。对于ＦＰＧＡ输出的ＴＴＬ信号，其处理方法有两种：一种是直接送至运放进行信号调理输出；另外一种是将ＴＴＬ经过Ｄ／Ａ转换及信号调理后再输出。经过分析与实际测试，由于ＦＰＧＡ输出的信号相位抖动较为严重，甚至会造成信号边沿不稳，而且存在着严重的寄生信号，因而输出的伪码质量较差；而如果经过Ｄ／Ａ转换后再进行调理输出，这种影响会得到削弱，信号质量会得到提高，因此第二种方法更为可取，在实际应用中，笔者就选择该方法进行电路设计，并选择差分电流输出型Ｄ／Ａ经过ＭＡＸ４１４５放大后直接输出。
基于ＭＡＸ４１４５的伪随机码产生电路原理。该伪随机码产生电路在工作时，系统可以通过并口将伪码数据分配给ＦＰＧＡ，也可由ＦＰ-ＧＡ自主产生伪码信号，同时由ＦＰＧＡ完成信号处理、时钟分配、码同步产生以及波形存储等功能。ＭＡＸ４１４５的作用主要是完成差分到单端输出的转换和放大。
简介编辑本段回目录
让我们看一个例子。序列α= 0110100,其中0和1的个数相差1。把α看成周期为7的无限序列，左移1位得，α1 = 1101000,把α1也看成周期为7的无限序列。 α= 0110100α1=1101000在一个周期里，α和α1的对应位置元素相同的位置有3个，元素不同的位置有4个，它们的差等于－1，这个数称为α的自相关函数在1处的值，记作。类似地，把α左移2位，3位，…6位，可以求出α的自相关函数在2处，3处，…6处的值也等于－1。当0 < s <7时，称为α的自相关函数的旁瓣值。从刚才所求出的结果知道，α= 0110100的自相关函数的旁瓣值只有一个：－1。像这样的序列称为伪随机序列或拟完美序列。即，一个周期为v的无限序列，如果在一个周期里，0和1的个数相差1，并且它的自相关函数的旁瓣值只有一个：－1，则称它为伪随机序列或拟完美序列。α的自相关函数的旁瓣值的绝对值越大，就表明(或把的0和1互换得到的序列)与α越像。因此如果周期为v的序列α是一个伪随机序列，那么α不管左移几位(只要不是v的倍数)，得到的序列都和α很不像，这样就很难分辨出α是什么样子。好比川剧的变脸，由于每一次都变得和演员的脸很不一样，因此很难知道演员自己的脸是什么样子。反之如果演员每一次化装后都跟他自己的脸有许多相同之处，那么就容易辨认演员长得什么样。这说明了用伪随机序列作为密钥序列，是比较安全的。
伪随机序列是用函数生成随机数。它并不真正是随机的。只是比较近似随机。
一个简单的随机数产生方法如下：
X0=345
Xn=(Xn-1*A+B)/C
其中A，B，C是常数，上式每执行一次就生成一个伪随机数
还可以在数组中填入若干个数然后顺序取出进行模拟。性能好，但是这种随机数就很不象随机数了。 还有就是根据当前系统时间，内存值等等用函数生成了。
